General IC Design Concepts

• What is IC design? / Thiết kế IC là gì?
  IC design is the process of creating the layout, schematic, and functionality of an integrated circuit, which is a set of electronic circuits on a small semiconductor material, typically silicon. / Thiết kế IC là quá trình tạo ra bố cục, sơ đồ và chức năng của một mạch tích hợp, là tập hợp các mạch điện tử trên một vật liệu bán dẫn nhỏ, thường là silicon.

• What are the two main phases of IC design? / Hai giai đoạn chính của thiết kế IC là gì?
  The two main phases are front-end design (logic and circuit design) and back-end design (physical design, including layout and verification). / Hai giai đoạn chính là thiết kế front-end (thiết kế logic và mạch) và thiết kế back-end (thiết kế vật lý, bao gồm bố cục và kiểm tra).

• What is the difference between analog and digital IC design? / Sự khác biệt giữa thiết kế IC tương tự và số là gì?
  Analog IC design deals with continuous signals and focuses on amplifiers, oscillators, etc., while digital IC design deals with discrete signals and focuses on logic gates, flip-flops, etc. / Thiết kế IC tương tự xử lý tín hiệu liên tục và tập trung vào bộ khuếch đại, dao động, v.v., trong khi thiết kế IC số xử lý tín hiệu rời rạc và tập trung vào cổng logic, flip-flop, v.v.

• What is a schematic in IC design? / Sơ đồ nguyên lý trong thiết kế IC là gì?
  A schematic is a diagram that represents the electrical connections and components of an IC using standardized symbols. / Sơ đồ nguyên lý là bản vẽ thể hiện các kết nối điện và linh kiện của IC bằng các ký hiệu tiêu chuẩn.

• What is a layout in IC design? / Bố cục trong thiết kế IC là gì?
  A layout is the physical representation of an IC, showing the geometric arrangement of components and interconnects on the semiconductor substrate. / Bố cục là biểu diễn vật lý của IC, thể hiện sự sắp xếp hình học của các linh kiện và kết nối trên nền bán dẫn.

Schematic Design

• What tools are commonly used to create schematics? / Những công cụ nào thường được dùng để tạo sơ đồ nguyên lý?
  Tools like Cadence Virtuoso, Synopsys Custom Compiler, and Mentor Graphics are commonly used. / Các công cụ như Cadence Virtuoso, Synopsys Custom Compiler và Mentor Graphics thường được sử dụng.

• What is a netlist? / Netlist là gì?
  A netlist is a text-based description of the connections between components in a schematic, used as an input for simulation or layout. / Netlist là mô tả dạng văn bản về các kết nối giữa các linh kiện trong sơ đồ nguyên lý, dùng làm đầu vào cho mô phỏng hoặc bố cục.

• Why is hierarchy used in schematic design? / Tại sao sử dụng phân cấp trong thiết kế sơ đồ nguyên lý?
  Hierarchy organizes complex designs into manageable blocks, improving readability and reusability. / Phân cấp giúp tổ chức các thiết kế phức tạp thành các khối dễ quản lý, tăng khả năng đọc hiểu và tái sử dụng.

• What is a symbol in a schematic? / Ký hiệu trong sơ đồ nguyên lý là gì?
  A symbol is a graphical representation of a component (e.g., transistor, resistor) used in the schematic editor. / Ký hiệu là biểu diễn đồ họa của một linh kiện (ví dụ: transistor, điện trở) dùng trong trình chỉnh sửa sơ đồ nguyên lý.

• How do you simulate a schematic? / Làm thế nào để mô phỏng sơ đồ nguyên lý?
  Schematics are simulated using tools like SPICE, where inputs are applied, and outputs are analyzed for functionality and performance. / Sơ đồ nguyên lý được mô phỏng bằng các công cụ như SPICE, áp dụng đầu vào và phân tích đầu ra để kiểm tra chức năng và hiệu suất.

Layout Design

• What is the purpose of a layout in IC design? / Mục đích của bố cục trong thiết kế IC là gì?
  The layout translates the schematic into a physical design that can be fabricated on a chip. / Bố cục chuyển đổi sơ đồ nguyên lý thành thiết kế vật lý có thể chế tạo trên chip.

• What is a polygon in IC layout? / Polygon trong bố cục IC là gì?
  A polygon is a shape used to define regions like metal layers, diffusion areas, or polysilicon in the layout. / Polygon là hình dạng dùng để xác định các vùng như lớp kim loại, vùng khuếch tán hoặc polysilicon trong bố cục.

• What is a standard cell in layout design? / Standard cell trong thiết kế bố cục là gì?
  A standard cell is a pre-designed layout of a logic gate (e.g., AND, OR) used in digital IC design. / Standard cell là bố cục được thiết kế sẵn của một cổng logic (ví dụ: AND, OR) dùng trong thiết kế IC số.

• What is the role of metal layers in a layout? / Vai trò của các lớp kim loại trong bố cục là gì?
  Metal layers provide interconnects between components, routing signals and power across the chip. / Các lớp kim loại cung cấp kết nối giữa các linh kiện, dẫn tín hiệu và nguồn điện trên chip.

• What is a via in IC layout? / Via trong bố cục IC là gì?
  A via is a vertical connection between different metal layers in the layout. / Via là kết nối theo chiều dọc giữa các lớp kim loại khác nhau trong bố cục.

• What is the purpose of a guard ring in layout? / Mục đích của guard ring trong bố cục là gì?
  A guard ring is a structure around sensitive areas (e.g., analog circuits) to reduce noise and latch-up. / Guard ring là cấu trúc bao quanh các vùng nhạy cảm (ví dụ: mạch tương tự) để giảm nhiễu và hiện tượng latch-up.

• What is the difference between a full-custom and semi-custom layout? / Sự khác biệt giữa bố cục full-custom và semi-custom là gì?
  Full-custom layout involves manual design of all components, while semi-custom uses pre-designed cells (e.g., standard cells) for efficiency. / Bố cục full-custom thiết kế thủ công tất cả các linh kiện, còn semi-custom sử dụng các cell thiết kế sẵn (ví dụ: standard cell) để tăng hiệu quả.

• What is a dummy structure in layout? / Dummy structure trong bố cục là gì?
  Dummy structures are added to ensure uniformity in fabrication processes, like CMP (Chemical Mechanical Polishing). / Dummy structure được thêm vào để đảm bảo tính đồng đều trong quá trình chế tạo, như CMP (đánh bóng hóa cơ).

• Why is symmetry important in analog layout? / Tại sao đối xứng quan trọng trong bố cục tương tự?
  Symmetry reduces mismatch and parasitic effects, improving performance in analog circuits. / Đối xứng giúp giảm sai lệch và hiệu ứng ký sinh, nâng cao hiệu suất mạch tương tự.

• What is a DRC-clean layout? / Bố cục DRC-clean là gì?
  A DRC-clean layout is one that passes all Design Rule Checks, ensuring it meets fabrication requirements. / Bố cục DRC-clean là bố cục vượt qua tất cả các kiểm tra quy tắc thiết kế, đảm bảo đáp ứng yêu cầu chế tạo.

Design Rule Checking (DRC)

• What is DRC in IC design? / DRC trong thiết kế IC là gì?
  DRC (Design Rule Checking) verifies that a layout adheres to the fabrication process rules, such as minimum spacing or width. / DRC (kiểm tra quy tắc thiết kế) xác minh bố cục tuân thủ các quy tắc chế tạo như khoảng cách hoặc chiều rộng tối thiểu.

• What is a DRC error? / Lỗi DRC là gì?
  A DRC error occurs when a layout violates a design rule, such as insufficient spacing between metal lines. / Lỗi DRC xảy ra khi bố cục vi phạm quy tắc thiết kế, như khoảng cách giữa các đường kim loại không đủ.

• What is the minimum width rule in DRC? / Quy tắc chiều rộng tối thiểu trong DRC là gì?
  The minimum width rule specifies the smallest allowable width for a feature (e.g., metal or poly) in the layout. / Quy tắc chiều rộng tối thiểu quy định chiều rộng nhỏ nhất cho phép của một đối tượng (ví dụ: kim loại hoặc poly) trong bố cục.

• What is the spacing rule in DRC? / Quy tắc khoảng cách trong DRC là gì?
  The spacing rule defines the minimum distance required between two adjacent features in the layout. / Quy tắc khoảng cách xác định khoảng cách tối thiểu giữa hai đối tượng liền kề trong bố cục.

• Why are DRC rules process-specific? / Tại sao quy tắc DRC lại phụ thuộc vào quy trình chế tạo?
  DRC rules depend on the fabrication technology (e.g., 7nm, 65nm), as each process has unique limitations. / Quy tắc DRC phụ thuộc vào công nghệ chế tạo (ví dụ: 7nm, 65nm), vì mỗi quy trình có giới hạn riêng.

• What tools are used for DRC? / Những công cụ nào được dùng cho DRC?
  Tools like Calibre (Mentor Graphics), IC Validator (Synopsys), and Virtuoso DRC are commonly used. / Các công cụ như Calibre (Mentor Graphics), IC Validator (Synopsys) và Virtuoso DRC thường được sử dụng.

• What is a soft DRC error? / Lỗi DRC mềm là gì?
  A soft DRC error is a warning that doesn’t prevent fabrication but may affect yield or performance. / Lỗi DRC mềm là cảnh báo không ngăn cản chế tạo nhưng có thể ảnh hưởng đến hiệu suất hoặc tỷ lệ thành phẩm.

• What is a hard DRC error? / Lỗi DRC cứng là gì?
  A hard DRC error is a violation that must be fixed, as it prevents successful fabrication. / Lỗi DRC cứng là vi phạm bắt buộc phải sửa vì sẽ ngăn cản chế tạo thành công.

• What is a density rule in DRC? / Quy tắc mật độ trong DRC là gì?
  A density rule ensures uniform material distribution (e.g., metal or poly) across the chip to avoid fabrication issues. / Quy tắc mật độ đảm bảo phân bố vật liệu đồng đều (ví dụ: kim loại hoặc poly) trên chip để tránh lỗi chế tạo.

• How do you fix a DRC violation? / Làm thế nào để sửa lỗi DRC?
  Adjust the layout by increasing spacing, resizing features, or rerouting connections to meet the rules. / Điều chỉnh bố cục bằng cách tăng khoảng cách, thay đổi kích thước đối tượng hoặc đi lại kết nối để đáp ứng quy tắc.

Layout vs. Schematic (LVS)

• What is LVS in IC design? / LVS trong thiết kế IC là gì?
  LVS (Layout vs. Schematic) is a verification step that ensures the layout matches the schematic in terms of connectivity and components. / LVS (so sánh bố cục với sơ đồ nguyên lý) là bước kiểm tra đảm bảo bố cục khớp với sơ đồ nguyên lý về kết nối và linh kiện.

• What does LVS check for? / LVS kiểm tra những gì?
  LVS checks for netlist equivalence, missing components, and incorrect connections between layout and schematic. / LVS kiểm tra sự tương đương netlist, thiếu linh kiện và kết nối sai giữa bố cục và sơ đồ nguyên lý.

• What is a net mismatch in LVS? / Net mismatch trong LVS là gì?
  A net mismatch occurs when the connections in the layout don’t match those in the schematic. / Net mismatch xảy ra khi kết nối trong bố cục không khớp với sơ đồ nguyên lý.

• What is a device mismatch in LVS? / Device mismatch trong LVS là gì?
  A device mismatch happens when a component (e.g., transistor) in the layout differs from the schematic in type or size. / Device mismatch xảy ra khi linh kiện (ví dụ: transistor) trong bố cục khác với sơ đồ nguyên lý về loại hoặc kích thước.

• What tools are used for LVS? / Những công cụ nào được dùng cho LVS?
  Tools like Calibre LVS, Assura (Cadence), and PVS (Synopsys) are used for LVS checks. / Các công cụ như Calibre LVS, Assura (Cadence) và PVS (Synopsys) được dùng để kiểm tra LVS.

• What is an LVS-clean design? / Thiết kế LVS-clean là gì?
  An LVS-clean design means the layout and schematic are fully consistent with no errors. / Thiết kế LVS-clean nghĩa là bố cục và sơ đồ nguyên lý hoàn toàn nhất quán, không có lỗi.

• What is a short circuit in LVS? / Ngắn mạch trong LVS là gì?
  A short circuit is an unintended connection between two nets detected during LVS. / Ngắn mạch là kết nối không mong muốn giữa hai net được phát hiện trong LVS.

• What is an open circuit in LVS? / Hở mạch trong LVS là gì?
  An open circuit is a missing connection in the layout that should exist per the schematic. / Hở mạch là kết nối bị thiếu trong bố cục mà lẽ ra phải có theo sơ đồ nguyên lý.

• Why is LVS run after DRC? / Tại sao chạy LVS sau DRC?
  DRC ensures the layout is manufacturable, while LVS ensures it matches the intended design, so DRC comes first. / DRC đảm bảo bố cục có thể chế tạo, còn LVS đảm bảo khớp với thiết kế, nên DRC được thực hiện trước.

• What is a parasitic extraction in LVS? / Trích xuất ký sinh trong LVS là gì?
  Parasitic extraction identifies unintended capacitances and resistances in the layout, often run alongside LVS. / Trích xuất ký sinh xác định điện dung và điện trở không mong muốn trong bố cục, thường thực hiện cùng LVS.

Parasitic Effects and Post-Layout Simulation

• What are parasitic effects in IC design? / Hiệu ứng ký sinh trong thiết kế IC là gì?
  Parasitic effects are unintended capacitances, resistances, and inductances introduced by the layout. / Hiệu ứng ký sinh là điện dung, điện trở và điện cảm không mong muốn do bố cục gây ra.

• How do parasitics affect circuit performance? / Ký sinh ảnh hưởng đến hiệu suất mạch như thế nào?
  Parasitics can slow down signals, increase power consumption, or cause timing issues. / Ký sinh có thể làm chậm tín hiệu, tăng tiêu thụ điện hoặc gây lỗi thời gian.

• What is parasitic extraction? / Trích xuất ký sinh là gì?
  Parasitic extraction is the process of calculating parasitic elements from the layout for simulation. / Trích xuất ký sinh là quá trình tính toán các phần tử ký sinh từ bố cục để mô phỏng.

• What is a post-layout simulation? / Mô phỏng sau bố cục là gì?
  Post-layout simulation tests the circuit’s performance including parasitic effects extracted from the layout. / Mô phỏng sau bố cục kiểm tra hiệu suất mạch bao gồm cả hiệu ứng ký sinh được trích xuất từ bố cục.

• What is RC extraction? / RC extraction là gì?
  RC extraction calculates the resistance (R) and capacitance (C) of interconnects in the layout. / RC extraction tính toán điện trở (R) và điện dung (C) của các kết nối trong bố cục.

• Why is post-layout simulation slower than pre-layout? / Tại sao mô phỏng sau bố cục chậm hơn trước bố cục?
  Post-layout simulation includes detailed parasitic data, increasing computational complexity. / Mô phỏng sau bố cục bao gồm dữ liệu ký sinh chi tiết, làm tăng độ phức tạp tính toán.

• What is a back-annotation? / Back-annotation là gì?
  Back-annotation updates the schematic or netlist with parasitic data from the layout. / Back-annotation cập nhật sơ đồ nguyên lý hoặc netlist với dữ liệu ký sinh từ bố cục.

• What is a critical path in post-layout simulation? / Đường tới hạn trong mô phỏng sau bố cục là gì?
  The critical path is the longest delay path in a circuit, often affected by parasitics. / Đường tới hạn là đường trễ dài nhất trong mạch, thường bị ảnh hưởng bởi ký sinh.

• How do you reduce parasitic capacitance? / Làm thế nào để giảm điện dung ký sinh?
  Increase spacing between metal lines or use lower dielectric materials. / Tăng khoảng cách giữa các đường kim loại hoặc sử dụng vật liệu điện môi thấp hơn.

• What is a lumped model in parasitic extraction? / Mô hình lumped trong trích xuất ký sinh là gì?
  A lumped model simplifies parasitics into a single equivalent R, C, or L value for simulation. / Mô hình lumped đơn giản hóa ký sinh thành một giá trị tương đương R, C hoặc L cho mô phỏng.

Advanced Layout Techniques

• What is double patterning in layout? / Double patterning trong bố cục là gì?
  Double patterning splits a dense layout into two masks to achieve smaller feature sizes in advanced nodes. / Double patterning chia bố cục dày đặc thành hai mặt nạ để đạt kích thước nhỏ hơn ở các node tiên tiến.

• What is a finFET in IC layout? / FinFET trong bố cục IC là gì?
  A finFET is a 3D transistor structure used in modern nodes (e.g., 7nm) for better control and performance. / FinFET là cấu trúc transistor 3D dùng trong các node hiện đại (ví dụ: 7nm) để kiểm soát và hiệu suất tốt hơn.

• What is electromigration in layout design? / Electromigration trong thiết kế bố cục là gì?
  Electromigration is the movement of metal atoms due to high current density, potentially causing failures. / Electromigration là sự di chuyển của nguyên tử kim loại do mật độ dòng điện cao, có thể gây hỏng hóc.

• How do you mitigate electromigration? / Làm thế nào để giảm thiểu electromigration?
  Use wider metal lines, add vias, or use materials like copper instead of aluminum. / Sử dụng đường kim loại rộng hơn, thêm via hoặc dùng vật liệu như đồng thay cho nhôm.

• What is antenna effect in layout? / Hiệu ứng antenna trong bố cục là gì?
  The antenna effect is charge buildup on metal during fabrication, which can damage gates. / Hiệu ứng antenna là sự tích tụ điện tích trên kim loại trong quá trình chế tạo, có thể làm hỏng cổng.

• How do you fix the antenna effect? / Làm thế nào để khắc phục hiệu ứng antenna?
  Add antenna diodes or break long metal lines with vias to higher layers. / Thêm diode antenna hoặc chia nhỏ đường kim loại dài bằng via lên lớp cao hơn.

• What is a tap cell in layout? / Tap cell trong bố cục là gì?
  A tap cell connects the substrate or well to a power supply to prevent latch-up. / Tap cell kết nối nền hoặc well với nguồn điện để ngăn latch-up.

• What is a decap cell in layout? / Decap cell trong bố cục là gì?
  A decap (decoupling capacitor) cell reduces power supply noise by storing charge locally. / Decap cell (tụ tách) giảm nhiễu nguồn bằng cách lưu trữ điện tích cục bộ.

• What is clock tree synthesis in layout? / Clock tree synthesis trong bố cục là gì?
  Clock tree synthesis designs a balanced network to distribute clock signals with minimal skew. / Clock tree synthesis thiết kế mạng phân phối xung nhịp cân bằng với độ lệch tối thiểu.

• What is power gating in layout? / Power gating trong bố cục là gì?
  Power gating uses switches to turn off unused circuit blocks, reducing power consumption. / Power gating sử dụng công tắc để tắt các khối mạch không dùng, giảm tiêu thụ điện.

Fabrication and Process Technology

• What is a process node in IC design? / Process node trong thiết kế IC là gì?
  A process node (e.g., 7nm, 14nm) refers to the technology size of transistors and features in fabrication. / Process node (ví dụ: 7nm, 14nm) là kích thước công nghệ của transistor và các đặc trưng trong chế tạo.

• What is a mask in IC fabrication? / Mặt nạ trong chế tạo IC là gì?
  A mask is a patterned template used in photolithography to define features on the wafer. / Mặt nạ là khuôn mẫu có hoa văn dùng trong quang khắc để định hình các đặc trưng trên wafer.

• What is CMP in IC fabrication? / CMP trong chế tạo IC là gì?
  CMP (Chemical Mechanical Polishing) planarizes the wafer surface during fabrication. / CMP (đánh bóng hóa cơ) làm phẳng bề mặt wafer trong quá trình chế tạo.

• What is a foundry in IC design? / Foundry trong thiết kế IC là gì?
  A foundry is a company (e.g., TSMC, GlobalFoundries) that manufactures ICs based on designer layouts. / Foundry là công ty (ví dụ: TSMC, GlobalFoundries) sản xuất IC dựa trên bố cục của nhà thiết kế.

• What is a PDK in IC design? / PDK trong thiết kế IC là gì?
  A PDK (Process Design Kit) is a set of files provided by the foundry, including rules, models, and libraries. / PDK (bộ công cụ thiết kế quy trình) là tập hợp các tệp do foundry cung cấp, bao gồm quy tắc, mô hình và thư viện.

• What is a GDSII file? / Tệp GDSII là gì?
  GDSII is a file format containing the final layout data sent to the foundry for fabrication. / GDSII là định dạng tệp chứa dữ liệu bố cục cuối cùng gửi đến foundry để chế tạo.

• What is tape-out in IC design? / Tape-out trong thiết kế IC là gì?
  Tape-out is the final step of sending the completed design (GDSII) to the foundry for manufacturing. / Tape-out là bước cuối cùng gửi thiết kế hoàn chỉnh (GDSII) đến foundry để sản xuất.

• What is a reticle in IC fabrication? / Reticle trong chế tạo IC là gì?
  A reticle is a single mask pattern used to expose a portion of the wafer during lithography. / Reticle là mẫu mặt nạ đơn dùng để chiếu một phần wafer trong quá trình quang khắc.

• What is DFM in IC design? / DFM trong thiết kế IC là gì?
  DFM (Design for Manufacturability) optimizes the layout to improve yield and reliability in fabrication. / DFM (thiết kế cho khả năng chế tạo) tối ưu hóa bố cục để tăng tỷ lệ thành phẩm và độ tin cậy.

• What is yield in IC fabrication? / Yield trong chế tạo IC là gì?
  Yield is the percentage of functional chips produced from a wafer. / Yield là tỷ lệ phần trăm chip hoạt động được sản xuất từ một wafer.

Miscellaneous IC Design Topics

• What is a latch-up in IC design? / Latch-up trong thiết kế IC là gì?
  Latch-up is a parasitic short circuit in CMOS caused by unintended thyristor activation. / Latch-up là hiện tượng ngắn mạch ký sinh trong CMOS do thyristor không mong muốn kích hoạt.

• How do you prevent latch-up? / Làm thế nào để ngăn latch-up?
  Use guard rings, substrate taps, and proper spacing between n- and p-wells. / Sử dụng guard ring, tap nền và khoảng cách hợp lý giữa n-well và p-well.

• What is ESD protection in IC design? / Bảo vệ ESD trong thiết kế IC là gì?
  ESD (Electrostatic Discharge) protection uses circuits like diodes to safeguard the chip from static damage. / Bảo vệ ESD sử dụng các mạch như diode để bảo vệ chip khỏi hư hại do tĩnh điện.

• What is a PLL in IC design? / PLL trong thiết kế IC là gì?
  A PLL (Phase-Locked Loop) is a circuit that synchronizes an output clock with a reference clock. / PLL (mạch vòng khóa pha) là mạch đồng bộ xung nhịp đầu ra với xung nhịp tham chiếu.

• What is a bandgap reference in IC design? / Bandgap reference trong thiết kế IC là gì?
  A bandgap reference generates a stable voltage independent of temperature and supply variations. / Bandgap reference tạo ra điện áp ổn định không phụ thuộc nhiệt độ và nguồn cấp.

• What is a current mirror in IC design? / Current mirror trong thiết kế IC là gì?
  A current mirror is a circuit that copies a reference current to other parts of the design. / Current mirror là mạch sao chép dòng tham chiếu sang các phần khác của thiết kế.

• What is matching in analog layout? / Matching trong bố cục tương tự là gì?
  Matching ensures identical performance of paired devices (e.g., transistors) by minimizing layout differences. / Matching đảm bảo hiệu suất giống nhau của các linh kiện ghép đôi (ví dụ: transistor) bằng cách giảm thiểu khác biệt bố cục.

• What is a differential pair in IC design? / Differential pair trong thiết kế IC là gì?
  A differential pair is a circuit used in amplifiers to process two input signals symmetrically. / Differential pair là mạch dùng trong bộ khuếch đại để xử lý hai tín hiệu đầu vào đối xứng.

• What is noise in IC design? / Nhiễu trong thiết kế IC là gì?
  Noise is unwanted electrical interference that degrades signal quality. / Nhiễu là sự can nhiễu điện không mong muốn làm giảm chất lượng tín hiệu.

• How do you reduce noise in layout? / Làm thế nào để giảm nhiễu trong bố cục?
  Use shielding, guard rings, and separate analog/digital power supplies. / Sử dụng che chắn, guard ring và tách nguồn tương tự/số.

Practical and Debugging Questions

• What happens if DRC fails? / Điều gì xảy ra nếu DRC thất bại?
  The layout cannot be fabricated correctly, leading to potential shorts, opens, or yield loss. / Bố cục không thể chế tạo đúng, có thể gây ngắn mạch, hở mạch hoặc giảm tỷ lệ thành phẩm.

• What happens if LVS fails? / Điều gì xảy ra nếu LVS thất bại?
  The chip may not function as intended due to mismatches between the design and layout. / Chip có thể không hoạt động đúng do không khớp giữa thiết kế và bố cục.

• How do you debug a DRC error? / Làm thế nào để gỡ lỗi DRC?
  Identify the violation in the DRC report, locate it in the layout, and adjust the design accordingly. / Xác định vi phạm trong báo cáo DRC, tìm vị trí trong bố cục và điều chỉnh thiết kế phù hợp.

• How do you debug an LVS error? / Làm thế nào để gỡ lỗi LVS?
  Compare the schematic and layout netlists to find discrepancies in connections or components. / So sánh netlist sơ đồ nguyên lý và bố cục để tìm sự khác biệt về kết nối hoặc linh kiện.

• What is a floating net in LVS? / Floating net trong LVS là gì?
  A floating net is a connection in the layout or schematic that isn’t tied to any node. / Floating net là kết nối trong bố cục hoặc sơ đồ nguyên lý không nối với bất kỳ node nào.

• What is a marker in DRC/LVS tools? / Marker trong công cụ DRC/LVS là gì?
  A marker highlights the location of an error in the layout for easier debugging. / Marker đánh dấu vị trí lỗi trong bố cục để dễ gỡ lỗi.

• Why does a layout pass DRC but fail LVS? / Tại sao bố cục qua DRC nhưng trượt LVS?
  DRC checks physical rules, while LVS checks functional equivalence, so connectivity issues may persist. / DRC kiểm tra quy tắc vật lý, LVS kiểm tra tương đương chức năng nên vẫn có thể còn lỗi kết nối.

• What is a black box in LVS? / Black box trong LVS là gì?
  A black box is a placeholder for a missing or incomplete subcircuit during verification. / Black box là khối tạm thời cho mạch con thiếu hoặc chưa hoàn chỉnh khi kiểm tra.

• How do you handle large layouts? / Làm thế nào để xử lý bố cục lớn?
  Use hierarchical design and divide the layout into smaller, manageable blocks. / Sử dụng thiết kế phân cấp và chia bố cục thành các khối nhỏ dễ quản lý.

• What is a timing violation in digital IC design? / Timing violation trong thiết kế IC số là gì?
  A timing violation occurs when a signal doesn’t meet setup or hold time requirements. / Timing violation xảy ra khi tín hiệu không đáp ứng yêu cầu thời gian setup hoặc hold.

Advanced and Emerging Topics

• What is 3D IC design? / Thiết kế IC 3D là gì?
  3D IC design stacks multiple layers of circuits vertically to save space and improve performance. / Thiết kế IC 3D xếp chồng nhiều lớp mạch theo chiều dọc để tiết kiệm diện tích và tăng hiệu suất.

• What is a TSV in 3D ICs? / TSV trong IC 3D là gì?
  A TSV (Through-Silicon Via) is a vertical connection through the silicon substrate in 3D ICs. / TSV (Through-Silicon Via) là kết nối dọc xuyên qua nền silicon trong IC 3D.

• What is EUV lithography? / EUV lithography là gì?
  EUV (Extreme Ultraviolet) lithography uses short-wavelength light to pattern smaller features in advanced nodes. / EUV lithography sử dụng ánh sáng bước sóng ngắn để tạo mẫu đặc trưng nhỏ hơn ở các node tiên tiến.

• What is quantum IC design? / Thiết kế IC lượng tử là gì?
  Quantum IC design involves creating circuits for quantum computing, using qubits instead of classical bits. / Thiết kế IC lượng tử là tạo mạch cho máy tính lượng tử, sử dụng qubit thay cho bit cổ điển.

• What is an SoC in IC design? / SoC trong thiết kế IC là gì?
  An SoC (System on Chip) integrates multiple subsystems (e.g., CPU, memory) into a single IC. / SoC (System on Chip) tích hợp nhiều hệ thống con (ví dụ: CPU, bộ nhớ) vào một IC duy nhất.

• What is an IP block in IC design? / IP block trong thiết kế IC là gì?
  An IP (Intellectual Property) block is a reusable design module (e.g., USB controller) licensed for use in an IC. / IP block là mô-đun thiết kế dùng lại được (ví dụ: bộ điều khiển USB) được cấp phép sử dụng trong IC.

• What is machine learning in IC design? / Machine learning trong thiết kế IC là gì?
  Machine learning optimizes tasks like placement, routing, and DRC in modern IC design flows. / Machine learning tối ưu hóa các tác vụ như sắp xếp, đi dây và DRC trong quy trình thiết kế IC hiện đại.

• What is a photonic IC? / Photonic IC là gì?
  A photonic IC uses light (photons) instead of electrons for data transmission, often for high-speed applications. / Photonic IC sử dụng ánh sáng (photon) thay cho electron để truyền dữ liệu, thường dùng cho ứng dụng tốc độ cao.

• What is a mixed-signal IC? / Mixed-signal IC là gì?
  A mixed-signal IC combines analog and digital circuits on the same chip, like ADCs or DACs. / Mixed-signal IC kết hợp mạch tương tự và số trên cùng một chip, như ADC hoặc DAC.

• What is the future of IC design? / Tương lai của thiết kế IC là gì?
  The future includes smaller nodes (e.g., 3nm), 3D integration, quantum computing, and AI-driven design automation. / Tương lai bao gồm node nhỏ hơn (ví dụ: 3nm), tích hợp 3D, máy tính lượng tử và tự động hóa thiết kế bằng AI.

PDK

• What is included in a PDK? / PDK bao gồm những gì?
  A PDK includes design rules, SPICE models, layout libraries, DRC/LVS rule decks, and parasitic extraction files. / PDK bao gồm quy tắc thiết kế, mô hình SPICE, thư viện bố cục, rule deck DRC/LVS và tệp trích xuất ký sinh.

• Why is a PDK important in IC design? / Tại sao PDK quan trọng trong thiết kế IC?
  A PDK ensures that the design is compatible with the foundry’s fabrication process, reducing errors and improving yield. / PDK đảm bảo thiết kế tương thích với quy trình chế tạo của foundry, giảm lỗi và tăng tỷ lệ thành phẩm.

• What is a SPICE model in a PDK? / Mô hình SPICE trong PDK là gì?
  A SPICE model provides electrical characteristics of components (e.g., transistors) for circuit simulation. / Mô hình SPICE cung cấp đặc tính điện của linh kiện (ví dụ: transistor) cho mô phỏng mạch.

• What is a technology file in a PDK? / Technology file trong PDK là gì?
  A technology file contains process-specific information like layer definitions, via stacks, and design constraints. / Technology file chứa thông tin đặc thù quy trình như định nghĩa lớp, chồng via và ràng buộc thiết kế.

• What is a rule deck in a PDK? / Rule deck trong PDK là gì?
  A rule deck is a set of files used by DRC and LVS tools to verify that the layout adheres to process rules. / Rule deck là tập tệp dùng cho công cụ DRC và LVS để kiểm tra bố cục tuân thủ quy tắc quy trình.

• What is a process corner in a PDK? / Process corner trong PDK là gì?
  A process corner represents variations in fabrication parameters (e.g., fast, slow, typical) for simulation. / Process corner là các biến thiên thông số chế tạo (ví dụ: nhanh, chậm, điển hình) cho mô phỏng.

• What is a Monte Carlo simulation in a PDK? / Mô phỏng Monte Carlo trong PDK là gì?
  Monte Carlo simulation analyzes the impact of process variations on circuit performance using statistical methods. / Mô phỏng Monte Carlo phân tích ảnh hưởng của biến thiên quy trình lên hiệu suất mạch bằng phương pháp thống kê.

• What is a library in a PDK? / Thư viện trong PDK là gì?
  A library includes pre-designed cells (e.g., standard cells, IO cells) and their layouts, schematics, and models. / Thư viện bao gồm các cell thiết kế sẵn (ví dụ: standard cell, IO cell) cùng bố cục, sơ đồ nguyên lý và mô hình.

• What is a foundry-certified PDK? / PDK được foundry chứng nhận là gì?
  A foundry-certified PDK is validated by the foundry to ensure accuracy and compatibility with their process. / PDK được foundry chứng nhận là đã được xác thực đảm bảo chính xác và tương thích với quy trình của họ.

• How do you update a PDK? / Làm thế nào để cập nhật PDK?
  Download the latest version from the foundry, verify compatibility with existing designs, and integrate it into the design environment. / Tải phiên bản mới nhất từ foundry, kiểm tra tương thích với thiết kế hiện tại và tích hợp vào môi trường thiết kế.